Цикл ПДП.

        Цикл ПДП подобен циклу доступа, который выполняет другой владелец шины.
Циклы ПДП запускаются после разрешения сигнала -DACK контроллером ПДП. Размер
передаваемых данных зависит от используемого канала ПДП: каналы с 0 по 3
определены для 8-ми разрядных пересылок данных, а каналы с 5 по 7 для 16-ти
разрядных пересылок данных. Сигналы -MEM CS16 и -I/O CS16 игнорируются самим
контроллером ПДП, но эти сигналы использует перестановщик байтов на материнской
плате.
        Циклы ПДП выполняются только между памятью и устройствами ввода/вывода.
Сигналы адреса, вырабатываемые контроллером ПДП, содержат только адрес памяти и
не содержат адрес УВВ. Процесс пересылки данных в цикле ПДП выполняется так:
источник данных выставляет данные на шине, а приемник данных должен быть готов
их принять в это же самое время. Команды записи и чтения также разрешаются
одновременно для правильного выбора направления пересылки. При этом сигнал
чтения обязательно разрешается раньше, чем сигнал записи во избежание
столкновения между буферами данных в двух ресурсах.
                   
        УВВ, запрашивающее режим ПДП на шине, разрешает сигнал DRQ
соответствующего канала. Если задатчиком на шине является центральный процессор
то он освобождает шину контроллеру ПДП, который, в свою очередь, извещает УВВ
разрешением сигнала -DACK о том, что начинается цикл ПДП. Так как контроллер
ПДП вырабатывает только адрес памяти, УВВ должно использовать сигналы -I/OR,
-I/OW и -DACK для приема или передачи данных в режиме ПДП.
        Цикл ПДП начинается с разрешения сигнала -DACK соответствующего канала,
а также сигнала AEN. Разрешением сигнала AEN контроллер ПДП извещает все
ресурсы о том, что адреса и командные сигналы вырабатываются контроллером ПДП,
а не центральным процессором, контроллером регенерации или внешней платой.
После разрешения командных сигналов контроллер ПДП анализирует сигнал I/O CHRDY
для определения длительности цикла.
        Если цикл удлинняется, то период удлиннения кратен удвоенному периоду
SYSCLK, хотя и не синхронизирован с SYSCLK.

                         Удлинненный цикл

        Удлинненный цикл выполняется контроллером ПДП также как и нормальный
цикл, за исключением того, что при удлинненном цикле сигнал I/O CHRDY не
разрешается в соответствующее время после того, как командный сигнал будет
разрешен. Контроллер ПДП продолжает разрешать командные сигналы до тех пор,
пока УВВ не разрешит сигнал I/O CHRDY. Период времени, на который удлинняется
цикл, в этом случае кратен удвоенному преиоду SYSCLK, хотя и не синхронен с
SYSCLK.