Цикл доступа к ресурсу.

    Центральный процессор начинает цикл доступа к ресурсу 
выработкой сигнала BALE,сообщающего всем ресурсам об истинности 
адреса на линиях SA<19..0>, а также для фиксации ресурсами 
адреса по линиям LA<23.17>. Ресурсы должны сообщать 
ЦП разрешением сигнала -MEM CS16 или -I/O CS16 о том, что цикл
должен быть 16-ти разрядным; иначе цикл будет завершен как 8-ми 
разрядный. ЦП также вырабатывает сигналы -MEMR, -MEMW, -I/OR и 
-I/OW, определяющие тип ресурса (память или УВВ), а также 
направление передачи данных. Если доступ к памяти в первом 
мегабайте адресного пространства, то также будет разрешаться
сигнал -SMEMR или -SMEMW. Ресурс доступа, которому необходимо 
изменить время цикла, должен отвечать сигналом -0WS или I/OCHRDY 
для информирования ЦП о продолжительности цикла доступа.

                   0 тактов ожидания

    Цикл доступа с 0 тактов ожидания- наиболее короткий цикл из 
всех возможных на шине. Этот цикл может быть выполнен только при 
доступе ЦП или внешней платы (когда она задатчик на шине) к 16-ти
разрядной памяти. В начале цикла задатчик должен установить адрес 
на линиях LA<23..17> для выбора блока памяти в 128 килобайт. Если
затем не будет разрешен сигнал -MEM CS16, то цикл будет завершен, 
как 8-ми разрядный (нормальный или удлинненный) и цикл с 0 тактов
ожидания не будет выполнен. Если ресурсом будет разрешен сигнал 
-MEMCS16, то затем он должен разрешить сигнал -0WS в 
соответствующее время после выдачи командного сигнала -MEMR или 
-MEMW для завершения цикла с 0 тактов ожидания. При запрещении 
сигнала -0WS цикл завершается как нормальный или удлинненный. 
Только сигнал -0WS является на шине ISA синхронным по отношению 
к SYSCLK сигналом.